Mam pytanie dotyczące ciągłego uśredniania wartości ADC Podejście, które używałem to ciągłe uśrednianie przykładów 256 próbek Wartość adtaout pokazana poniżej w poniższym kodzie, które otrzymuję na moim kroku GUI powoli Na przykład, jeśli spodziewam się wartości 100mA, Moje GUI pokazuje 4mA, 8mA, 15mA, a następnie wreszcie po 2 minutach uzyskać stabilną wartość 100mA Chcę zobaczyć 100mA bezpośrednio na moim GUI z adcaout zamiast wartości przyrostowych i ustabilizowania po jakimś czasie Innym pytaniem jest to, czy mogę jakoś sprawić, że ten proces szybko, więc nie muszę czekać przez 3 minuty na otrzymywanie stabilnych 100 mA z adcaout Zegar clk w cyfrowym design poniżej jest 20 MHz Zegar do odbierania wartości ADC na płycie FPGA wynosi 15 KHz .-- plik jest poniżej . Twój kod został zmodyfikowany w następujący sposób. Korzystanie końcowe, które przeglądam na moim GUI to slvvalue1 i slvvalue2.How o tym przy zresetowaniu lub w dowolnym innym momencie, jeśli chcesz, przypisaj wartość datain do wszystkich elementów w tym etapie array To powinno natychmiast ustawić średniej do aktualnej wartości. Poniższy przykład pokazuje pełny kod dla kalkulatora średniej ruchomej Moja sugestia jest taka, że ją studiujesz, dopóki nie zrozumiesz tego Wtedy, spróbuj użyć jej w swoim projekcie Wreszcie, i tylko wtedy, gdy masz podstawowy obwód pracy , można go zmienić, aby spełnić Twoje ograniczenia projektowe szerokość danych, liczba próbek, zakres liczb całkowitych, użycie znaku vs liczbę całkowitą itd. Na koniec, jeśli chcesz użyć powyższego kodu, aby zachować dwa oddzielne średnie dla dwóch różnych sygnałów, jednostka uśredniania dwukrotnie. Edytuj Jak rozumiem z Twoich komentarzy, może być potrzebny dodatkowy sygnał wejściowy do ustawienia średniej natychmiastowej do bieżącej wartości wejściowej W takim przypadku można użyć wejścia obciążenia, jak pokazano poniżej. Cel nauczania Przedstawienie teorii, algorytmów, technik projektowania i rzeczywistych praktycznych aspektów implementacji algorytmów DSP i cyfrowych architektur komunikacyjnych przy użyciu technologii FPGA. Prezentacja stylu Jest to intensywny 2-dniowy kurs które będą edukować przy użyciu kompleksowego zestawu notatek na temat DSP dla FPGA Główne punkty będą wykładane z pochodnych i szczegóły techniczne zawarte w uwagach do późniejszego samodzielnego studiowania Po każdym wykładzie, praktyczne sesje laboratoryjne będą uruchamiane przy użyciu sprzętu Xilinx FPGA i oprogramowanie Dostawa będzie 40 wykładów, 20 demonstracji i 40 ręcznych laboratoriów przy użyciu sprzętu i oprogramowania FPGA. Które powinny uczestniczyć wykładowcy uniwersyteccy zainteresowani użyciem urządzeń Xilinx do nauczania, badań i rozwoju Również inżynierów ASIC analogowych, RF, cyfrowych, DSP lub FPGA ASIC którzy są zainteresowani poznaniem odpowiednich strategii projektowania i filozofii wdrażania algorytmów i aplikacji na FPGA mogą znaleźć kurs korzystny Tło w niektórych podstawach DSP próbkowanie, kwantyzacja, domena częstotliwości, filtrowanie cyfrowe jest przydatne, ale nie essential. Course Notes , Sprzęt i oprogramowanie Wszyscy uczestnicy otrzymają wydrukowane i elektroniczne kopie DSP for FPGAs Primer notes Te materiały ls są źródłem otwartym i są dostępne dla uczestników do ponownego użycia przez odniesienie do oryginalnego źródła Wykładowcy i profesorowie uniwersyteccy, którzy bezpośrednio uczestniczą w nauczaniu DSP i projektowania lub FPGA, którzy uczestniczą w kursie, mogą otrzymać sprzęt i oprogramowanie przez darowiznę z Xilinx University Program XUP. Learning Cele. Podstawa obecnych i stosownych aplikacji DSP dla układów FPGA. Kiedy korzystasz z procesora FPGA lub procesora DSP - lub obu. Problematyka arytmetyczna - jak wdrożyć mnożenia i dodać - skutecznie. Czasami poważny wpływ zaokrągleń i truncation. Dealing z przepełnieniem i scenariusze niedoskonałości. Zaawansowana arytmetyka - kiedy potrzebujemy pierwiastków kwadratowych, podziałów i więcej. Zaprojektuj techniki minimalizacji próbek długości wyrazu. Efektywne projektowanie i implementacja filtra odpowiedzi impulsowej FIR FIR. Zastosowanie filtrów odpowiedzi impulsowych IIR w procesorze DSP dla aplikacji FPGA. retiming, pipelining i wielokanałowe filtry. Koszt i znaczenie specjalnych filtrów takich jak CIC kaskada integracji-filtrów grzebieniowych. Wymagania i wdrożenie adaptacyjnych algorytmów filtrowania. Wdrażanie IF modulacji i demodulacji techniki. Dlaczego i jak wdrożyć numerycznie kontrolowane oscylatory NCO. Techniki synchronizacji cyfrowych comms timing recovery. System i architektury realizacji bezpośredniego Digital DownConverter DDC. DSP komponentów FPGA do wdrożenia przetwornika nadmiarowego modulatora amplitudy kwadratury QAM. Jak wydajnie wdrażać filtry wielokanałowe dla aplikacji 3G. Instrukcja strategii wdrażania multipleksowania z podziałem częstotliwości ortogonalnych OFDM. Korzystanie z algorytmów QR dla adaptacyjnego wyrównywania i formowania wiązki. Implementacja FPGA włączona warstwa fizyczna dla 802. 16.DSP dla technologii FPGA Przegląd aplikacji DSP dla aplikacji FPGA Zagadnienia dotyczące długości tekstu - DSP na Xilinx FPGA to nie tylko 16 bitów Design dla aplikacji pobierania próbek przy 100 MHz aplikacjach FPGA Przykłady 3G, 802 16, FPGA dla architektury cdma2000, procesory DSP, ASIC - co używać - whe n i gdzie algorytm liniowy - matryce, wektory Obliczanie współczynników odwrotności matrycy i DSP. Technologia FPGA Plan Xilinx DSP dla map technologicznych FPGA Częstotliwość zapisu, szybkość transmisji danych i szybkość próbkowania Bity, plasterki, konfigurowane bloki logiczne i mnożniki Wskaźniki wydajności MIP i MACs FPGA rodziny i źródła Studium przypadku - plasterki Virtex 4 i DSP48 Przegląd przebiegu projektowania HDL z algorytmu do implementacji. Narzędzia dla DSP dla projektowania FPGA Praca z Matlab i Simulink Generator systemu Xilinx Wysokowydajny przepływ projektu z algorytmu do Simulink do sprzętu FPGA w pętla. Podstawy arytmetyczne 2 s uzupełnienie arytmetyki punktu stałego Dodawanie i mnożniki oraz wprowadzenie podziału i pierwiastka kwadratowego Zagadnienia związane z Wordlength Punkt arytmetyczny stałej arytmetycznej Obfity przepełnienie i problemy z zaokrąglaniem Truncation Złożone arytmetyczne wymagania rzeczywiste i wyimaginowane dla DSP Rola arytmetycznych algorytmów przybliżania i CORDIC. Filtracja cyfrowa dla układów FPGA Symetryczne filtry fazy liniowej - efektywność Xilinx ieny optymalizacja Interpretacja upsamplingu Pobieranie próbkowania w dół Pobieranie danych z długością słowa kluczowego, szybkością próbkowania i długością filtra Metody retimingu Opóźnienie w ustawieniach dla transpozycji i skurczowych filtrów FIR Filtr półpasmowy, średnia ruchoma, filtry grzebieniowe i filtry CIC Wdrażanie filtra wielokanałowego Implementacja filtra polifazowego. Adaptive Filtering dla układów FPGA Zagadnienia dotyczące sprzężenia zwrotnego liczbowego i sposobu radzenia sobie z nimi LMS implementacja i implementacja algorytmu najsłabszego średniego kwadratu Algorytm RLS - najmniejsze kwadraty Algorytm QR - klasyczna algebra liniowa Numeryczna integralność i kwestie stabilności. QAM Modulacja amplitudy kwadratowej amplitudy DSP emaliował radiowe oprogramowanie radiowe IF Radio Projektowanie oscylatorów sterowanych numerycznie NCO Projektowanie odbieranych i odbieranych filtrów cyfrowych Odzyskiwanie harmonogramu nośników i techniki synchronizacji symboli Konstelacje, rotacje faz i scenariusze testowania Spektrum widma i wymagania. FPGA S ystem Poziom DSP Aplikacje 3G, fs 80 MHz, 4 x 5 MHz nadwymiarowe filtry wielokanałowe Kompatybilny z Bluetooth bezpośredni cyfrowy konwerter downconverter Projekt DDC Adaptacyjne wyrównywanie na bazie LMS dla aplikacji sieciowych Adaptacyjny algorytm QR dla bezprzewodowego cyfrowego kształtowania ramek Projektowanie filtrów NCO, FIR dla generatora nadajników QAM na poziomie uniwersyteckim mogą zażądać materiałów warsztatowych, wysyłając e-maila na adres. Share This Page. DSP Primer z wykorzystaniem ISE. Professorów, którzy są nowi w użyciu układów FPGA i chcieliby zrozumieć szczegóły wdrożenia szybkiej komunikacji cyfrowej DSP za pomocą FPGA. Podstawowe zasady pobierania DSP , ilościowej, częstotliwościowej domeny. Knowiedzenie korzystania z oprogramowania symulacji DSP i lub implementacji sprzętu. Zgłośność komunikacji cyfrowej i nowoczesne, szybkie aplikacje DSP i problemy. Zdobyte osiągnięcia. Po zakończeniu warsztatów będziesz w stanie zrozumieć podstawy stałych punktowe długości słów i związane z nimi zagadnienia. Dowiedz się, jak kontrolować i radzić sobie z zaokrąglaniem, trun cation, zawijania i nasycenia arytmetyczne na FPGA. Dziękujemy wiele arytmetycznych opcji implementacji dla operacji mnożenia i innych. Dowiedz się, jak zaprojektować i pracować z cyfrowym układem współrzędnych CORDIC do projektowania obliczeń trygonometrycznych. Powiedz funkcje i architektury plasterków DSP48x z Virtex i Spartan FPGAs. Czytaj więcej jak korzystać z Xilinx System Generator Simulink oprogramowania do projektowania DSP. Be może uruchomić pełny przepływ projektu oprogramowania ISE dla systemów DSP i przykłady. Implementacji w czasie rzeczywistym przykłady DSP na płycie FPGA przy użyciu wyjścia audio kodeki. Zrozumiesz powody i sposoby wdrażania szybkich filtrów CIC Cascaded Integrator Comb. Zanotuj sposoby implementacji oscylatorów sterowanych numerycznie NCOs. Be można zbudować moduł nadawczo-odbiorczy QAM przy użyciu różnych elementów rdzenia FPGA. Dowiedz się, jak skonfigurować fazę - Locked Loops PLL i wczesne późne bramy synchronizacji. Upewnij się, że użycie algorytmu QR dla najmniejszych kwadratów i adaptacyjnego algo rithm implementation. Course overview. The DSP dla FPGA history. Lab 1 Korzystanie z Generator Systemu, ISE i ChipScope Tools. Use Generator Systemów Xilinx w Mathworks Simulink środowiska do realizacji prostych DSP mnożyć opóźnienie obwodów, a następnie zsyntetyzować, miejsce i trasy i sprawdzić plan płaski niektórych prostych wzorów ChipScope będzie używany z przykładem uruchomionym na płycie FPGA. Rozwiązania arytmetyczne i CORDIC. Lab 2 Multipliers, Adders, Dividers i CORDIC. Rozważyć wiele sposobów implementacji mnożnika DSP48, stałego współczynnika, rozkładu, przesunięcia i dodawać, itd., a także wygląda na projekty dzielników, a implementacje CORDIC do obliczania sinusoidy, cosinusa, wielkości i innych obliczeń trygonometrycznych. Filtry cyfrowe na FPGAs. Filter Retiming i Pipelining Methods. Lab 3 Cyfrowe projektowanie filtrów i implementacja. Zobacz na filtrze projekty w formie równoległej i seryjnej, a także różne techniki i metody pipeliningu, wielokanałowej implementacji filtra i generacji Wdrożenie efektywnych i tanich filtrów ze szczególnym uwzględnieniem filtrów decymacji i interpolacji Przykłady audio zawierają filtrowanie szumów przy użyciu płyty FPGA. CIC i Moving Average Filters. Lab 4 Implementacja filtra CIC. Implementacja łańcuchów filtrów CIC w celu zrozumienia zagadnień długości słowa wzrost, decymacja pobierania próbek, korekta kurzu i zastosowania w nadajnikach odbiornikach radiowych i odbiornikach radiowych Również realizacja łańcuchów odbiorczych filtra z CICs, niskoprocesorowych, półpasmowych i innych efektywnych zastosowań filtracyjnych. Nikomórkowe sterowane oscylatory NCOs. NCO Odbiornik Synchronizacja. Lab 5 Oscylator Projekt Implementacja oscylatorów sterowanych numerycznie przy użyciu metod tabel przeglądowych i ustawianie odpowiedniego zakresu swobodnego spektrometrii swobodnej SFDR i dokładności częstotliwości Należy wziąć pod uwagę rdzenie Xilinx dla NCO lub Direct Digital Synthesis DDS, a także za pomocą oscylatorów opartych na CORDIC i słabo stabilnych oscylatorów IIR. Modulator amplitudy kwadratu QAM Tx i Rx. Lab 6 Moduł nadawczo-odbiorczy QAM będzie realizowany w celu modulowania danych na nośniku IF o częstotliwości 3 MHz, a następnie odbioru za pomocą implementacji odbiornika kwadratu. To laboratorium będzie integrowało implementację NCO, standardowych filtrów cyfrowych, CICs, synchronizatory w pojedynczym projekcie. Adaptive Processing Signal, najsłabsze kwadraty i algorytm QR Algorithm QR. Lab 7. Algorytm QR matrix 5x5 zostanie wdrożony dla najmniejszych kwadratów, liniowych solverów i adaptacyjnych implementacji DSP. QR dla identyfikacji systemu zostanie utworzony w laboratorium i zostanie zakończony pełny projekt oparty na CORDIC, zsyntetyzowany, umieszczony i routing. Jest to wysoka wartość, wysoka implementacja złożoności. Szybkie linki.
No comments:
Post a Comment